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Le 4 février 2016

Cadence annonce le produit Modus Test Solution

Il permet de diviser par trois la durée de la phase de test des systèmes sur puce

Domaines

SAN JOSE, Californie, le 2 février 2016

Cadence Design Systems, leader mondial de l’innovation en conception électronique, annonce aujourd’hui le produit Modus Test Solution, un nouvel outil de test qui permet aux concepteurs de diviser par trois la durée de la phase de test, et ainsi de réduire le coût des tests de production et d’augmenter les marges bénéficiaires. L’architecture de compression élastique 2D dont dispose cette solution de nouvelle génération (brevet en cours) prend en compte les paramètres physiques et assure des taux de compression de plus de 400 fois, sans impact sur le routage ni sur la taille du design.

Cadence annonce le produit Modus Test Solution
(Cliquez sur l'image pour l'agrandir)

Pour relever les défis associés au test de designs électroniques, Cadence a doté son outil Cadence Modus Test Solution de plusieurs fonctionnalités innovantes

  • Compression 2D : la logique de compression de scan forme une grille 2D qui prend en compte les paramètres physiques et couvre la totalité du floorplan du circuit intégré, avec à la clé des taux de compression supérieurs pour une longueur d’interconnexion réduite. Pour un taux de compression de 100 fois, la longueur d’interconnexion pour la compression 2D peut être jusqu’à 2,6 fois inférieure aux architectures de compression de scan actuellement disponibles.
  • Compression élastique : les registres intégrés dans la logique de décompression permettent de maintenir la couverture des fautes à des taux de compression supérieurs à 400 fois en contrôlant les bits déterminés sur plusieurs cycles de scan lors de la génération automatique de vecteurs de test (ATPG — Automatic Test Pattern Generation).
  • Prise en charge du bus de test de mémoires intégrés : un bus d’accès de test partagé peut être incorporé pour exécuter un autotest intégré des mémoires programmable (PMBIST — Programmable Memory Built-In Self-Test) à la vitesse nominale sur plusieurs mémoires embarquées dans un cœur d’IP. De nouveaux algorithmes de test programmables par logiciel pour mémoires SRAM FinFET et pour les applications de sécurité automobile sont également inclus.
  • Un puissant environnement commun de débogage et de scripting : les outils de génération automatique de vecteurs d'essai (ATPG) et d’insertion de la logique de conception pour le test (DFT — Design For Test) utilisent un nouvel environnement de scripting et de débogage TCL unifié commun avec la solution de synthèse Cadence Genus Synthesis Solution, le système d’implémentation Innovus Implementation System et la solution de validation temporelle Tempus Timing Signoff.

Plus sur Cadence : www.cadence.com

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