Paris, le 31 janvier 2011

Cadence Design Systems, leader mondial de l’innovation en conception électronique, fait progresser la conception des systèmes sur puce (SoC) giga-gate/gigahertz à l’aide d’un flot numérique global 28nm qui a fait ses preuves. Il permet d’accroître les performances et de réduire les délais de mise sur le marché.

L'approche « Silicon Realization » de Cadence donne le jour à un nouveau flot basé sur la plateforme Encounter et ouvre un chemin vers une réalisation déterministe et plus rapide de puces giga-gate/gigahertz. Cela est rendu possible grâce à l'intégration de différentes technologies et à des améliorations importantes de l'architecture et des algorithmes dans un flot unifié de conception, de mise en œuvre et de vérification.

Ce nouveau flot numérique 28nm interagit parfaitement avec les domaines analogique-mixed-signal de Cadence et avec sa solution de conception simultanée de la puce et de son boîtier. Il permet aux concepteurs d’adresser l'intégralité de la conception de puces électroniques dans une démarche globale, garantissant ainsi des avancées majeures pour les circuits haute vitesse, de faible consommation d'énergie, mixant signaux numériques et analogiques et même de conception 3D ; autant de facteurs de réussite clés pour les SoC mobiles et multimédia.

Ce flot novateur, d’ores et déjà disponible, s’inscrit dans l'approche « Silicon Realization » de Cadence. Il met l’accent sur l’utilisation de spécifications uniformisées dans toutes les étapes de la conception, favorisant la convergence RTL vers GDSII et même jusqu’au packaging.

« Silicon Realization » constitue un élément majeur de la vision EDA360.

Eliminant l’arbitrage entre complexité de mise en œuvre et utilisation de nœuds technologiques avancés le nouveau flot ouvre la voie à la rentabilité que l’on peut attendre de l’emploi des géométries les plus fines.

Les points clés conduisant à une meilleure performance de ce flot sont :

• L’utilisation de règles de conception 28 nm ayant fait leurs preuves sur silicium (règles électrique, physique et de fabrication (DFM)).
• Une analyse de la situation très tôt dans le flot aboutissant à la prise de décisions qui faciliteront le déroulement du processus de conception.
• L‘ amélioration par deux du temps de routage grâce à une optimisation judicieuse des « vias » et de la densité des « pins ».
• La capture de la topologie des arbres d’horloge pendant la phase de la synthèse logique, prenant en compte les informations physiques, et conduisant à un agencement optimum des structures de « clock gating ».

Parmi les caractéristiques qui améliorent l'abstraction, figurent :

• L’utilisation de techniques très novatrices qui permettent de représenter des blocs entiers de logique de façon simple et précise et de les optimiser tant au niveau logique que physique. Cela ouvre la voie vers les circuits « giga-gate » et améliore la productivité de la phase de conception.
• Le support d’une approche hiérarchique pour les circuits basse consommation, et l’utilisation de la base de données OpenAccess stockant des vues mixtes numériques et analogiques, à différents niveaux d’abstraction. Cela donne accès à une intégration rapide des IP et des SoC complexes.

Les éléments suivants permettent une convergence plus rapide:

• Une technique tenant compte des aspects physiques, pour la réalisation automatique des changements fonctionnels difficiles à mettre en place (ECO), avant la fabrication des masques. Cela a un effet positif et déterminant sur la réduction du temps de cycle de conception.
• Une architecture de pointe d’analyse simultanée du timing et de l’impact dû aux problèmes d’intégrité du signal réduisant de façon significative, tout au long du flot, le temps nécessaire au bouclage de l’analyse temporelle.
• Une capacité à traiter conjointement, et avec précision, les signaux mixtes, numériques et analogiques, tant au niveau de l’analyse temporelle qu’au niveau de l’optimisation. Cela conduit à une diminution importante des itérations entre les différentes équipes.
• L’intégration des techniques de conception nécessaires aux circuits 3D. Elle permet d’obtenir les meilleurs compromis pour des circuits alliant des technologies aussi variées que les technologies numériques, analogiques et full-custom. Cela rend cette solution complète et permet d’aboutir aux meilleurs résultats en termes de performance, dimension, puissance dissipée et coût.

Le flot numérique global de « Silicon Realization » basé sur Encounter comprend des technologies telles qu’Encounter RTL Compiler, Encounter Digital Implementation System, Encounter Conformal, Encounter Test, Encounter Timing System, Cadence QRC Extraction, Encounter Power System et Encounter DFM.

---

Plus sur Cadence : www.cadence.com